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时钟发生器IP模块使ASIC能够提供精确时序

设计人员可以把一系列精密锁相环(PLL)用作硬宏单元来向系统提供时钟，执行内建频率极限(frequency margin)测试，并为串行/解串器和视频应用提供稳定的时钟。

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