目前，源同步双数据速率(DDR)存储器件，例如 DDRII SDRAM、QDR IISRAM 和 RLDRAM II，给设计师带来了芯片级和板级的设计挑战。更高的时钟频率导致数据有效窗口迅速缩小。信号完整性、时钟抖动、存储器不确定性、可变的片上延迟、PCB的走线偏斜失配以及其它因素，对如何在更小的数据有效窗口下满足时序要求带来了较大的影响。