邮件订阅
电子系统设计网站
共搜索到74篇文章
按相关度排序
按时间排序
| Arteris携手Synopsys提升多核心SoC架构最佳化 新思科技 ( Synopsys, Inc)与 开创 Network-on-Chip ( NoC ) Interconnect IP解决方案的供应商 Arteris, Inc.，近日宣布一项技术合作成果，成功将Arteris FlexNoC Interconnect IP模组与新思科技的Platform Architect环境结合，提供系统设计者在终端产品架构上，模拟真实的系统层级效能。由Arteris FlexNoC配置工具导出的System C转换层级模型（transaction-level models；TLMs），可轻易整合新思科技的架构设计模型(architecture design models )、流量产生器( traffic generators )，让客户在系统软体或RTL设计完成几个月前，取得终端产品效能与多核心系统架构高效最佳化的早期分析结果。 |
2012-05-04 |
| 灿芯半导体推出RTL交付的新一代SoC集成平台 灿芯半导体（上海）有限公司（以下简称“灿芯半导体”）日前宣布，开始面向客户提供能满足快速和可靠的RTL交付的新一代SoC集成平台“Briliante”。 |
2012-04-20 |
| Cadence新一代高级数字流程加速千兆级20纳米设计 Cadence设计系统公司近日宣布推出最新版Cadence Encounter RTL-to-GDSII流程，面向高性能千兆级设计，包括在20纳米最新技术节点上的新设计。这种最新的RTL-to-GDSII设计、实现与签收流程是与领先的IP与晶圆厂合作伙伴及客户合作开发的，能更有效地进行SoC开发，满足并超越当今市场所需的功耗、性能与面积需求。 |
2012-03-07 |
| Advantest设计标准流程采用VERDI侦错系统 SpringSoft宣布已与Advantest Corporation 签订多年期合约，扩大使用思源的Verdi自动化侦错系统。Advantest 将在其增强型电子系统层级（ESL）的设计流程中使用Verdi以验证经行为综合软件生成的RTL设计。 |
2011-11-17 |
| 20纳米A15 MPCore处理器成功流片 ARM与Cadence设计系统公司日前宣布成功流片了业界首款基于ARM CortexTM-A15 MPCoreTM 处理器的20纳米设计。该测试芯片面向TSMC的20纳米工艺，由来自ARM、Cadence与TSMC的工程师使用Cadence RTL-to-signoff流程共同开发完成。该声明是ARM和Cadence在优化Cortex-A15处理器设计流程方面合作18个月的成果。 |
2011-10-28 |
| ADVANTEST采用SpringSoft VERDI侦错系统助力其设计 SpringSoft日前宣布： 已与全球半导体测试设备的领导厂商Advantest Corporation 签订多年期合约，扩大使用思源的Verdi自动化侦错系统。Advantest 将在其增强型电子系统层级（ESL）的设计流程中使用Verdi以验证经行为综合软件生成的RTL设计。 |
2011-10-20 |
| Cadence助力三星20纳米芯片成功流片 Cadence设计系统有限公司宣布高科技厂商三星电子有限公司使用Cadence统一数字流程，从RTL到GDSII，成功实现了20纳米测试芯片的流片。Cadence Encounter工具集成平台的流程与方法学的应用，满足了三星片上系统（SoC）产品对于高级20纳米工艺技术的需要。该流程处理了IP集成与验证，以及20纳米工艺的复杂设计规则。 |
2011-07-22 |
| 导入灵活的FPGA验证方法 对工研院而言，ProtoLink Probe Visualizer是一种相当有效的 FPGA 原型板侦错方法。工程师再也不必局限在传统的侦错方法，而且在实时应用软件中增加观察点也可能会造成其它问题。透过维持原有软件并监测更多FPGA 讯号在数百万时脉周期内的实时 RTL 行为，使用者可以获得所需的能见度，更完美的掌握、更轻松地侦错设计的问题。 |
2011-07-21 |
| Mentor Graphics携手TSMC完成功能验证技术的有效性验证 Mentor Graphics公司宣布已与TSMC合作完成一项先进功能验证方法的有效性验证，该方法是基于Mentor Graphics公司的Questa Ultra验证平台。Questa Ultra验证平台支持将设计验证从TLM加速到RTL再到片上应用的验证过程。所以，它可帮助用户将高效验证技术用于复杂的设计。Questa Ultra验证平台集成了仿真和相关技术，用以处理智能测试平台自动化、低功耗验证和验证管理等问题。Questa Ultra验证平台也与用于跨时钟域（CDC）和形式验证的专业化技术紧密结合，解决通常难以覆盖到的设计问题。 |
2011-06-08 |
| Synopsys推出用于早期RTL探测的DC Explorer 新思科技有限公司（Synopsys, Inc.)日前宣布：其Galaxy?设计实现平台上又增加最新的工具DC Explorer，以显著加快高质量设计数据的开发速度。为了满足当前那些大规模集成的、拥有数百万实例的、“千兆级”的设计所面临的极具挑战性的进度要求，工程师们需要一种RTL探测解决方案，以确保他们能快速而高效地对不同的设计配置进行假设分析—甚至在设计数据完成之前就可进行 — 同时为实现流程创建一个更好的起始点。DC Explorer通过提供快出5倍的运行时间，以及与DC Ultra? RTL综合10%的时序和面积关联度来解决了这个挑战。它也容忍不完整的设计数据，因此在设计流程的很早期就能指导高质量的RTL和约束条件开发，从而确保了一个高度融合的设计流程。不久前，在加利福尼亚圣何塞举行的Synopsys 用户大会 (SNUG?)上，用户们已概况介绍了DC Explorer在提升生产效率所带来的各种新的好处。 |
2011-04-08 |
| Design Compiler 2010将综合和布局及布线的生产效率提高2倍 新思科技有限公司日前宣布：该公司在其Galaxy设计实现平台中推出了最新的创新RTL综合工具Design Compiler 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”；将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。 |
2010-04-08 |
| 继续领跑低功耗设计领域，SmartPower 8.6版本加入设计调试功能 爱特公司 (Actel Corporation) 宣布推出Libero 集成开发环境 (IDE) 8.6版本，继续领跑低功耗设计领域。最新版本的Libero IDE为设计人员提供了数项全新功能，包括使用SmartPower工具和布局布线后 (post-layout) 探针插入功能来进行器件调试，提供更强大的功耗分析功能。SmartPower 8.6版本包括全新的设计分析算法，无需使用传统的VCD (Value Change Dump) 文件，便可进行快速、精确的功耗分析。此外，全新I/O Advisor功能可以确定并建议I/O配置, 以便满足既具有最低功耗又能满足时序约束要求。而新的布局布线后探针插入功能可让设计人员将信号带至封装引脚进行观察，无需在RTL设计中使用Identify Instrument 工具以及完成综合流程，从而实现更高效的设计和调试。 |
2009-08-13 |
| S2C发布有多颗FPGA内置逻辑分析仪功能的TAI Player Pro 3.1版本软件 一家致力于系统到芯片的创新技术解决方案供应商S2C公司，宣布3.1 版本的TAI Player Pro软件的发布。TAI Player Pro 3.1版本将提供SoC设计者大量的新功能以降低在 FPGA上建立设计原型的挑战。在此次发布中，最具特色之一的就是多FPGA内置逻辑分析仪，它可以通过同步调试分割到多颗FPGA的设计，来大大提高SoC设计师的产量。大体上讲，TAI Player Pro软件使用户能够轻松地在FPGA原型上实现从RTL级编译SoC设计,在FPGA上调试mapped到FPGA中的设计原型，以及在仿真中将FPGA原型和ESL模型连接起来。 |
2009-05-13 |
| 基于FPGA的高性能图像处理硬件实现须知（一） 尽管当今的高性能FPGA具有专用硬件来实现乘累加(MAC)等数字信号处理(DSP)算法基本构建模块，但设计人员还需要在寄存器传送级(RTL)上加速算法的实现。那么，如何才能从ANSI C++建模算法迅速转换到运行在FPGA硬件中的RTL呢？请看本文。 |
2009-02-26 |
| 基于FPGA的高性能图像处理硬件实现须知（二） 尽管当今的高性能FPGA具有专用硬件来实现乘累加(MAC)等数字信号处理(DSP)算法基本构建模块，但设计人员还需要在寄存器传送级(RTL)上加速算法的实现。那么，如何才能从ANSI C++建模算法迅速转换到运行在FPGA硬件中的RTL呢？请看本文。 |
2009-02-27 |
| 基于FPGA的高性能图像处理硬件实现须知（三） 尽管当今的高性能FPGA具有专用硬件来实现乘累加(MAC)等数字信号处理(DSP)算法基本构建模块，但设计人员还需要在寄存器传送级(RTL)上加速算法的实现。那么，如何才能从ANSI C++建模算法迅速转换到运行在FPGA硬件中的RTL呢？请看本文。 |
2009-02-27 |
| 基于FPGA的高性能图像处理硬件实现须知（四） 尽管当今的高性能FPGA具有专用硬件来实现乘累加(MAC)等数字信号处理(DSP)算法基本构建模块，但设计人员还需要在寄存器传送级(RTL)上加速算法的实现。那么，如何才能从ANSI C++建模算法迅速转换到运行在FPGA硬件中的RTL呢？请看本文。 |
2009-03-02 |
| 基于FPGA的高性能图像处理硬件实现须知（五） 尽管当今的高性能FPGA具有专用硬件来实现乘累加(MAC)等数字信号处理(DSP)算法基本构建模块，但设计人员还需要在寄存器传送级(RTL)上加速算法的实现。那么，如何才能从ANSI C++建模算法迅速转换到运行在FPGA硬件中的RTL呢？请看本文。 |
2009-03-02 |
| 基于FPGA的高性能图像处理硬件实现须知（六） 尽管当今的高性能FPGA具有专用硬件来实现乘累加(MAC)等数字信号处理(DSP)算法基本构建模块，但设计人员还需要在寄存器传送级(RTL)上加速算法的实现。那么，如何才能从ANSI C++建模算法迅速转换到运行在FPGA硬件中的RTL呢？请看本文。 |
2009-03-02 |
| SoC设计的一次突破：Cadence实现早期动态功耗分析与Pre-RTL探索 低功耗SoC设计今天已与良率设计一起成为新一代SoC芯片的最大设计挑战。为了帮助IC设计师能够在设计的早期阶段就能确定最终硅芯片的功耗性能，Cadence开发出了系统级功率分析与探索的突破性技术，它允许IC设计师能够在产品设计周期初期尽早进行更快的功耗的探索与估算，这是系统级设计的一次重要突破。 |
2008-10-01 |
| 精品设计专栏赏析 |
|
话题PK：互联网公司扎堆智能手机，是手机革命还是炒作跟风？New!
阿里巴巴、盛大以及小米科技已经在智能手机市场翻滚有一段时间了。近日惊闻奇虎360、百度、网易等多家互联网重量级公司集体对外高调宣布进军智能手机市场。大家都关注到的是：一场互联网智能手机圈地运动正在爆发！
您看好这些在手机领域没有相关经验积累的互联网公司，迅速操刀进入火热的智能手机市场吗？他们是利用他们的互联网资源进行炒作跟风还是定位在长期战略而发起一场智能手机革命呢？
正方观点:利用成本价推出高性价比的手机，后期可以通过手机内置的各种增值服务来盈利，利己利民，有何不可！
支持正方
反方观点: 做互联网就应该专注互联网，没有技术积累就去扎堆做智能手机，只能够说是短期利润驱使而进行的圈地。 支持反方
热门讨论
热点设计专栏
博客推荐
