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| FPGA时序收敛 采用赛灵思原语对所有I/O引脚和关键逻辑进行明确定义；确保逻辑100%同步；应用时序约束确保时序收敛，就能够轻松编写出能够创建可预测、可靠逻辑的FPGA代码。 |
2010-06-28 |
| Accellera同意将开放式验证库做为标准 Accellera组织已经同意将2.0版开放式验证库(OVL)作为Accellera验证标准。OVL支持采用Verilog、SystemVerilog、VHDL和特色规范语言(PSL)的基于断言的验证(ABV)。 |
2007-11-01 |
| SIMULINK改变游戏规则，实现系统模型自动生成硬件代码 The MathWorks公司日前推出Simulink HDL Coder，可以从该公司广泛使用的Simulink和Stateflow软件创建的模型自动生成可综合的硬件描述语言(HDL)代码。该产品生成目标无关的Verilog和VHDL代码和测试激励，用来实现和验证专用集成电路(ASIC)和现场可编程门阵列(FPGA)。 |
2007-05-10 |
| 好的方法学有助于设计团队验证RTL代码(下) 当今很多大而复杂的设计包含数千行的Verilog 或 VHDL 代码。团队成员在编写代码时使用一套相同的规则以依据代码标准和最佳惯例来检验所编写代码非常重要。 |
2006-09-26 |
| 好的方法学有助于设计团队验证RTL代码(上) 当今很多大而复杂的设计包含数千行的Verilog 或 VHDL 代码。团队成员在编写代码时使用一套相同的规则以依据代码标准和最佳惯例来检验所编写代码非常重要。 |
2006-09-25 |
| 横跨从规划到实现的整个过程的验证方法 Cadence最新的基于web的系统，为验证人员提供了针对复杂SoC设计、采纳和定制其Incisive Plan-to-Closure验证方法所需的资源。 |
2006-07-03 |
| 创新知识系统加速Incisive Plan-to-Closure方法学的采纳和定制 Cadence Design Systems公司最近发布了一套基于web的创新知识系统，这套系统能够让验证工程师汇集和配置他们所需的资源，从而加速Incisive Plan-to-Closure方法的采纳和定制。该系统支持设计和多专家企业团队、低风险采纳以及SystemVerilog、VHDL、SystemC和e语言的应用，并且涵盖从规划到事务处理级验证、声明和覆盖为主导的验证直到系统级验证的整个过程。 |
2006-03-27 |
| Productivity Design Tools瞄准ESL设计工具 在察觉到芯片设计环境中存在的规范管理问题后，工程师出身的Jeremy Ralph创办了一家名为Productivity Design Tools的公司，提供能自动从规范生成代码和文档的电子系统级(ESL)设计工具。 |
2006-01-27 |
| 基于图形的物理综合技术可提升FPGA设计性能 声称可以将大型FPGA综合技术提升到一个新的高度，Synplicity公司最近发布了一款Synplify Premier产品。该产品采用“基于图形”的物理综合技术来提供更精确的时序估计，并为FPGA硬件增加了RTL调试功能。 |
2006-01-27 |
| 利用计算机的并行端口实现高速数据的采集和控制 越来越多的数字设计基于复合可编程逻辑器件(CPLD)。CPLD灵活且便宜，它用单个高密度器件取代许多老式的逻辑电路。 |
2006-01-17 |
| 实用工具成为ESL工具供应商追求目标 在电子系统级设计(ESL)领域，最近悄然出现了一个动向。ESL工具供应商纷纷开始提供能即解决现实而紧迫的问题的实用工具，而不是颠覆现有的方法?，而在两三年前，人们曾争论RTL设计师是否要放弃VHDL和Verilog并转到C语言设计。在这种情况下，设计师们对前景把握不定退缩不前。但如今，这场争论大范围消逝，尽管一些大型消费类设计公司正开始使用C语言综合。 |
2006-01-01 |
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